Двустепенна спусъка - голяма енциклопедия на нефт и газ, хартия, страница 1
спусъка на два етапа
Два етапа тригери имат два етапа на съхранение на информацията, която се контролира импулс, така че в началото на информация, записана в първи етап, а след това пренаписват във втората и се появява на изхода на спусъка. [1]
Двустепенна тригери включват две клетки на паметта на фиг. 10-8), в който записват данните, се появява последователно по различно време. [2]
Двустепенна MS-структура задейства конвенционално определен две TT писма, които показват тяхната вътрешна структура. [3]
Сред двустепенни тригерите има универсална - тип тригер Дж. JK-trigter - едновременно два етапа тригер с два входа данни J и K. [4]
Чипът е двустепенна задейства вход логика. [5]
Логическата структура на двустепенни джапанки. Като правило, сложната структура на един етап, но при производството на интегрираната технология не е толкова важно. [6]
Входът за времето на двустепенни джапанки са показани като статичен линия. [7]
За стабилна работа на резе часовник продължителността TCC двуетапна трябва да е по-голяма от време 4т задейства превключвателя използва като майстор, а интервалът между часовник сигнализира преди време роб резе смени четири квадратни метра. [9]
Принципът на изграждане на асинхронни вериги и затворен двустепенни тригерите със забавено доставяне на информация, в който като спомагателна верига памет използва спусък верига е показано на фиг. 1 - 10. Тази схема, както и диаграма на фиг. YOD състои от две затворен спусъка статични входове контролират само основната спусъка са организирани по различен начин. [10]
Регистрирайте се е построен на два етапа задейства майстор асистент. Ако входа WEA в напише позволяват подава ниско напрежение предизвиква господар и го приемам вход. Данните се предават задейства помощници при положително отклонение на часовник вход С. [12]
От описанието на операция следва, че спусъка два етапа се държи като тригер с обратна динамичен контрол, въпреки че и двете етапи имат статичен контрол. [13]
Броячът може да се осъществява чрез използване на два етапа Т джапанки с входа за броене. Схема три-битов двоичен брояч усойница е показано на фиг. 4.42. В тази схема, първоначално състояние брояч се задава чрез прилагане Set автобус сигнал. [15]
: 1 2 3 4 5