Знайте, Intuit, лекция, задействания

Фиг. 7.4. Времедиаграма на D-тригер ТМ2

Тригер е с тактова честота (т.е., промяна състояние) на нарастващ фронт на сигнал C (за прехода от нула до един) в зависимост от състоянието на данните на вход D. Ако D единица на входния сигнал, след това фронтове на сигнала с директно задействане достъп е настроен на един ( обърнати - нула). Ако на входа на D - нула сигнал, тогава сигнал C ръб задейства директно изход е настроен на нула (обратен - за единица).

ТМ2 спусъка истина маса е показано в таблица. 7.4. времедиаграма - Фиг. 7.4.

Нека се спрем на D-тригер малко повече, защото това е най-често използвани. Въпреки това, много коментари, направени тук, за D-тригер ще се отнася и за други видове тригери.

На първо място, ние се отбележи, че всички схеми за синхронизация, свързани с първото ниво на представителство до нивото на един модел логика. Разбира се, в действителност всички тригери са определени времезакъснение на изходни сигнали, а също така не налага определени изисквания за времето за входните сигнали, които са в нарушение на спусъка ще бъде нестабилна или няма да работи изобщо. Това се взема предвид при второто ниво на представителство (в модела с закъснения).

Например, както е отбелязано по-горе, на входни сигнали -R, и -S не трябва да влизат в същото време, в противен случай състоянието на спусъка е несигурна. Продължителност сигнали и -R -S също не трябва да са прекалено малки, в противен случай спусъка не може да отговори на тях. -R сигнал трябва да започне с известно забавяне след сигнала затваряне -S, и обратно. В първо приближение, можем да предположим, че минималните допустими интервали от време между входните сигнали трябва да бъдат забавени 1-2 И портата, съответстващ серия.

По същия начин, не трябва да е прекалено малък, продължителността на тактов сигнал C (както положителни, така и отрицателни импулса), или може да предизвика превключвател е нестабилна. Това изискване е универсална за всички схеми, предизвикани от ръба на входния сигнал. От основно значение е стойността на времето промяна (забавяне) между сигнал D и създаването на работа (положително) ръб на В. сигнал Тази промяна също не трябва да бъде твърде малък. Това не трябва да е прекалено малък и преминаването между края на сигнала и -R -S сигнал и работно пред С. повишените изисквания са направени до ръба на дължина часовник сигнал С, който не трябва да бъде твърде голям. Това изискване също е универсално за всички схеми, предизвикани от ръба на входния сигнал.

С една дума, толкова по-сложен интегралната схема, толкова по-важно става на втория представителство граница ниво, по-високи са изискванията към предприемача да включват закъснения време и продължителността на сигнали. Въпреки това, тези изисквания не са твърде разнообразни и не много труден, така че, веднъж завинаги да ги усвоили, можете да проектирате всеки кръг без гафове. Най-важното нещо е да запомните следното: цифрови схеми не обичат прекалено къси на входните сигнали и твърде малък забавянето между входните сигнали, които са функционално свързани помежду си. Ориентир са много прости - в размер на забавяне логика елемент в тази серия. Поради това, за по-бързи писти ограничения ще бъдат по-малко тежки, както и за по-бавни серия - по-строги.

Няколко думи за причинители на закъснения чип.

Въпреки по-скоро сложна вътрешна структура предизвиква чипове са сред най-бързо. Trigger забавяне Response обикновено не надвишава 1.5-2 забавяне логика елемент. (И забавяне входове и -R -S малко по-малко от часовника вход В.) В някои серии -triggery JK малко по-бързо от D-джапанки, а в другата - точно обратното. Важен параметър на спусъка - максималната честота на часовник сигнал С. да сближи оценка може да се придържат към следните прости правила: периода на тактов сигнал C не трябва да бъде по-малка от смяна на забавянето на входа на тригера S.