Времена (RAM)

В този план, има и други приложения, вижте. Закъснението и CAS

Latency (включително английски CAS латентност, CL; .. Zhargy времето) - време, когато сигнал динамична RAM пейджъра организация, по-специално, SDRAM. Тези закъснения се наричат ​​за кратки времеви интервали и записват като три числа, подредени по: CAS латентност. RAS до CAS Delay и RAS Предналягане време. От тях зависи до голяма степен от капацитета на сайта "CPU Памет" и забави данните се четат от паметта и, като следствие, на работата на системата.

Мярка Timing - гуми цикъл [кои са те? ] Памет. По този начин, всяка цифра във формула 2-2-2 средство за обработка забавяне на сигнала, измерена в цикъла на шината на паметта. Ако въведете само една цифра (например, CL2), се има предвид само първият вариант, това е, CAS латентност.

Понякога формула тайминги памет може да се състои от четири цифри, например 2-2-2-6. Последният параметър се нарича «DRAM Време на цикъла Trás / TRC» и описва изпълнението на целия чип памет. Той определя съотношението на интервала, през който линията е отворен за трансфер на данни (Trás - RAS Active време), времето, през което завършва пълния откритие цикъл и номер подновяване (TRC - Row Cycle време), наричан още една банка цикъл (Bank Cycle Time ).

От гледна точка на потребителя на информацията за времената ви позволява да се оцени ефективността на RAM, преди тяхното закупуване. Времена на DDR памет поколение (DDR. DDR2. DDR3) придава голямо значение, тъй като на кеша на процесора, е относително малък и програмата е често достъпна памет. DDR3 поколение тайминги на паметта дава по-малко внимание, защото съвременните процесори (като AMD Bulldozer. Троица и Intel Core i5, i7) имат сравнително големи L2-кеш и при условие, огромен L3 кеш, което позволява на тези процесори са много по-малко вероятно да получите достъп до паметта, а в някои случаи, програмата и данните всъщност може да се поберат в кеша на процесора (вж. Йерархия на паметта).

Row адреса в адресната Забавяне Колона

Броят на циклите между линията и отварянето на достъпа до колоните в нея. Времето, необходимо за четене на първия бит на паметта без активно ред - TRCD + CL.

Row Предналягане Time

Броят на такта между команда към предварително заплащане по банков (затваряне линия) и отварянето на следващия ред. Необходимата за четене на първия бит на паметта време се активира, когато различен ред - TRP + TRCD + CL.

Row Active Time

Броят на циклите между командата за отваряне на банкова и предналягане команда. Време е да се актуализира на реда. Наложени на TRCD. Обикновено, приблизително равна на сумата от предходните три числа.

Забележки:
  • RAS. Ред за запомняне на адреса
  • CAS. Колона за запомняне на адреса
  • TWR. Напиши време за възстановяване, времето между последния отбор да пишат и Предналягане. Обикновено Trás = TRCD + TWR.
  • TRC. Ред Време на цикъла. TRC = Trás + TRP.

CAS латентност

SDR SDRAM модули памет могат да имат CAS латентност от 1, 2 или 3 цикъла. DDR SDRAM модули могат да имат латентност CAS, равно на 2 или 2.5.

модули памет е определен като CAS или CL. Маркиране CAS2. CAS-2. CAS = 2. CL2. CL-2 и CL = 2 е стойност закъснение равно на 2.

Примерни CAS латентност данни памет

Примерни CAS латентност данни памет