Знайте, Intuit, лекция микроархитектура zSeries® и

микроархитектура процесори

Микроархитектура процесори z9HH модели, z8XX eServer zSeries® и [2.17, 2.18] е по-нататъшно развитие на микроархитектурата процесори s390 G4 четвърто поколение [2,16]. G4 процесори имат 32-битова организация, комбиниран инструкции и данни от кеша, шест нива конвейер и позволи на сдружаване в многочипова схема модул MCM (10 + 2) пътният (10 и централната спомагателен процесор 2). BFP (G5), увеличаване на броя на процесорите в схемата IMS (12 + 2)-посочен т.н. - В следващите модели бяха добавени s390 нови архитектурни решения, като плаваща точка формат в съответствие със стандарта IEEE-754 Binary плаваща запетая. В модели z9HH, z8XX на Z / Architecture основни добавки са:


Фиг. 2.23. Структура дублира процесор

CACHE - първото ниво на памет изпълнява на същия чип с процесор и канали в / Архитектура модел Z е разделен на две независими инструкции и данни, кеш. В предишните архитектури използват кеш команди към ООН и на данните. Както кеш и техните контролери са концентрирани в блок за управление на пр (буфер контролен елемент).


Фиг. 2.24. Конвейер организация процесор

В E процесор изпълнява операция команди четат от опашката за обучение, за операнди, които са в програмата, достъпна регистри и буфера операнд. За тази цел се използват две нива, първият (Е1) изпълнява операцията в ALU. а вторият (WR) - съхранява резултата в регистър или памет. По-голямата част от операциите в АЛУ фиксирана точка отнема един такт, както и с плаваща запетая ALU с - три стъпки, сложни операции за броя на циклите може да достигне 100 или повече. За да се ускори операциите в ALU използване на вътрешно конвейер. Записване в резултат на операции, извършвани в регистрите или кеш - паметта.

Блок-схема на процесора е показано на фиг. 2.25.


Фиг. 2.25. Структурна схема за обработка на

E процесор включва памет регистър и две ALU за извършване на операции по фиксирана и плаваща запетая. Като източници на операнди ALU използвани програмно достъпни регистри с общо предназначение регистрира GR и плаваща запетая FPR. AR регистри за достъп и буферни операнди четат от паметта. Резултати от операции могат да бъдат съхранявани в регистри GR, FPR или в паметта.

Главна ALU за фиксирана точка операция се състои от три входа 64 битови регистъра A-рег, B-рег, E-рег, изходният регистър C-рег и следните пътища за обработка на:

  • 64-битов двоичен ехидна да промените байт малко възможност и инвертиращия вход операнди;
  • 64-битов блок за извършване побитови логически операции и операции за смяна;
  • 64-битов знак разширител за извършване на операции за двукомпонентни кодирани десетични числа, включително разделяне и умножение;
  • BCD блокови трансформации, за да премине от една презентация в друга.

ALU за плаваща запетая (FPU) включва две вход А-рег, B-рег и изход C-рег 64-битови регистри с поточна номера обработка пътя HFP формати, BFP един. FPU тръбопровод се състои от 5 нива, и изпълнява повечето операции с капацитет от една операция на такт.

Ускорение операции в ALU се постига чрез въвеждане на паралелно обработване. който допълнително нива (Е-1. Е0 на фиг. 2.24) са разположени на нивото на основния конвейер предходните изпълнението на операции в ALU. Ниво E-1 генерира цифров контрол дума за извличане на операнди от паметта на регистър и формирането на маската. ниво E0 се използва за четене на операнди.

Контролният блок достъп до паметта в пр.н.е. включва два независими инструкции и кеш за данни и интерфейс с L2 кеш от второ ниво. И двете имат същия обем кеш 256 KB, подобни схеми за контрол и са частично асоциативен (четири по вода комплект-асоциативен) кеш линия размер от 256 байта. Bit вземане на проби от кеш на отбора - четири думи (16 байта). кеш данни позволява чрез (отписване чрез) записване и стратифицирани на два блока, което позволява едновременна обработка на двойни думи, например, да се изпълняват четене и писане от един блок на друг. Комуникацията между инструкциите и кеша на данни, като например записи, кеш данни от командите кеш може да бъде изпълнено чрез L2 кеш, обратна (запис обратно) и осъзнава, запис на съдържанието на кеша за поддържане на кохерентността на команди от протокола и данни за всички системни процесори.

Когато се инжектира в обмена на данни първо ниво кеш се извършва в един цикъл, в противен случай лечението започна цикъл във второто ниво L2 кеш.

информация характер преобразуване извършва компресия единица определени команди TR, TRT, TRE и др., и е един байт превръщане на изходния операнд в резултат на операнд с помощта на таблица за преобразуване индексирани байт на източник операнд.

Входни данни към устройството влиза в E копроцесор обработка единица продукция автобус, а резултатът е даден в блок R с последващо влизане в паметта. В блок осигурява входни и изходни буфери от 256 байта. В допълнение, устройството има интерфейс към паметта чрез кеш команди, за да се чете от паметта на речници и таблици, необходими за извършване на реализации. Когато опаковане / разопаковане обем речник може да достигне 64 и HF се чете ред по ред. Таблица на команди за конвертиране на знаци има обем от 256 байта се четат и напълно на разположение на блок допълнителен буфер.

  • завършени всички записи в кеша L2, инициирана от представянето на екипа;
  • в блокове I, E, BCE нулира;
  • буфери TLB, ALB. директория кеш е зачервена и масива;
  • съхраняват възстановяване прекъсване, която ще бъде изпълнена след процеса на възстановяване;
  • всички записи от регистъра на паметта проверяват за коректност от кода на контрол и реставрирана през всички блокове, където те са били получени, блок R, ако на процесора да доведе до трайно грешка се превръща в състояние на FAIL;
  • Стартира командата в съответствие с редуцирано състояние, ако в близко бъдеще, след като се случва по вина време стартиране, процесора е прехвърлено на държавния вина, продължи по друг начин на нормалната работа на процесора.

От блокове R, Хр не се дублира, техния контрол се извършва чрез използване на съкратени кодиране за откриване на грешки и корекция.