Atmega128, atmega128l - делител насрещни таймери 1, 2 и 3

Таймер делител броячи 1, 2 и 3

Таймери, броячи 1, 2 и 3 за използване на същия делител модула, но могат да използват различен монтаж prescaling. Следното описание се отнася за всички споменати таймерите.

Вътрешен източник часовник

входа на часовника на таймер-брояч може да бъде свързан директно към времето на системата, ако е зададено CSn2: 0 = 1. В този случай се постигне максимално бързо действие таймер брояч на честотата на система fCLK_I / О. Алтернативно, четири тактови сигнали, получени на изхода на делител могат да бъдат използвани като източник на часовник. Разделени часовник сигнал е с честота fCLK_I / O / 8, fCLK_I / O / 64, fCLK_I / O / 256 или fCLK_I / O / 1024.

В делител е прост еднопосочно брояч, т.е. Той работи независимо от изберете логика синхронизация таймер борсата и е обща за таймерите 1, 2 и 3. Тъй като синхронизация логика селекция не се отразява на таймер борсата в случай на използване на това делител състояние е неопределено. Като пример е несигурността, който възниква след решаването на таймера, честота от делител създаване (6> CSn2: 0> 1). Броят на система тактови цикъла от резолюцията време на таймера преди първото отчитане импулс може да бъде от 1 до N + 1, където N - разделяне съотношение делител (8, 64, 256 или 1024).

Това е възможно да се извърши софтуерен рестарт делител за синхронизиране на работата му с таймера. Все пак трябва да се разгледа възможността за негативно влияние върху работата на други таймери, които използват същия честотен делител.

Външен източник часовник

Външният сигнал, свързан с терминал TN, може да се използва като часовник за насрещни таймерите (clkT1 / clkT2 / clkT3). Изходът Tn разпитван всеки цикъл на системния часовник изход синхронизация логика. по този начин сигнал четене преминава през детектор ръб. Фигура 59 е функционална диаграма на синхронизация и Tn ръб детектор логика. Апарати са часовник от положителен ръб на вътрешния часовник на системата (clkI / О). ръб детектор генерира един импулс clkT1 / clkT2 / clkT3 при определяне положителен (CSn2: 0 = 7) или отрицателен (CSn2: 0 = 6) фронт.

Фигура 59 - Функционална схема на синхронизатор и ръб детектор изхода Tn

Работа синхронизатор логика и край детектор, свързана с първоначалната изходна забавянето на предния Tn 2.5 3.5 ... системния часовник цикъл до пулса на брой.

Включване и изключване трябва да се извършва, когато Tn е в стабилно състояние в продължение на най-малко една система такт на часовника вход, в противен случай съществува риск от генериране на фалшив такъв импулс на синхронизация времеизмервател.

За правилното функциониране на превръщането логика на всеки половин цикъл на външен часовник сигнал трябва да бъде по-голям от един период на системния часовник. По този начин, външен часовник сигнал трябва да бъде меандър (порьозност 2) с честота най-малко два пъти на системата (fExtClk